- 上海奋芯电子---专业IC版图外包服务 (1篇回复)
- DFT过程中，分频时钟下如何处理？ (0篇回复)
- DC综合中的一个错误 (0篇回复)
- 仿真时一定的编写techbench吗？ (0篇回复)
- 什么叫综合中的地域时间？ (0篇回复)
- 时延综合时会不会被优化掉 (0篇回复)
- 关于从SLAVE端提取时钟的方式 (0篇回复)
- verilog求教 (0篇回复)
- 关于USB主机与设备的问题 (0篇回复)
- pci initiator是什么意思？ (0篇回复)
- 问一个关于dpll的问题 (0篇回复)
- 请问如何产生倍频? (0篇回复)
- 用四个四选一构成16选一数据选择器verilog代码 (2篇回复)
- 5000字！FPGA开发必须知道的五件事（下） (2篇回复)
- 5000字！FPGA开发必须知道的五件事（上） (1篇回复)
- 时钟树综合（CTS） (1篇回复)
- DC综合流程 (1篇回复)
- 数字IC设计工程师需要清楚的signoff点 (1篇回复)
- 求Cadence IC616 更换了PDK后能自动更新所有器件的参数 (1篇回复)
- 在线急等!怎么样用tcl写激励文件啊? (0篇回复)
- 求问各位大侠哪里可以制作如下要求的芯片？ (1篇回复)
页:
[1]
2