设为首页收藏本站

切换到宽版

EDA1024技术论坛»EDA1024论坛 › IC设计&验证› FPGA/CPLD/ASIC讨论区

收藏本版 (1)|订阅

FPGA/CPLD/ASIC讨论区今日: 0|主题: 30|排名: 21

12 / 2 页

返回发新帖

新窗全部主题最新热门热帖精华更多 \| 显示置顶		作者	回复/查看	最后发表


	[求助] 写testbench用什么工具？	佳木斯 2023-5-31	0431	佳木斯 2023-5-31 13:20
	[求助] 请教DDR3接口上PZQ外接电阻问题	greatsky 2023-5-30	0461	greatsky 2023-5-30 21:54
	[求助] 怎么检测一个24位的序列检测器？（Verilog HDL）	lxqian 2023-5-30	0554	lxqian 2023-5-30 13:44
	[转帖] spyglass读取RTL代码时，对于设计中designware加密的iip如何处理？	好兔 2023-4-28	1646	好兔 2023-4-28 22:31
	[其他] 中文版-CMOS超大规模集成电路设计-第4版	一心 2023-3-25	0549	一心 2023-3-25 18:09
	[其他] 恭喜恭喜重新上线	peanut_cake 2023-3-9	6823	mujingfantasy 2023-3-11 12:54
	[求助] 关于配置上拉的问题	pqzhu 2023-5-19	0386	匿名 1970-1-1 08:00
	[求助] Verilog HDL里的＃是什么意思？	lyl 2023-5-19	0402	匿名 1970-1-1 08:00
	[求助] 请教集电极开路输出的问题	liuya 2023-5-19	0410	匿名 1970-1-1 08:00
	[求助] .vhd小问题	szyac 2023-5-19	0437	匿名 1970-1-1 08:00

12 / 2 页

返回发新帖

快速发帖

|Archiver|手机版|小黑屋|EDA1024技术论坛

GMT+8, 2024-5-3 03:18 , Processed in 0.029445 second(s), 13 queries .

Powered by Discuz! X3.5

© 2001-2024 Discuz! Team.

返回顶部 返回版块