EDA1024技术论坛»EDA1024论坛 › IC设计&验证› FPGA/CPLD/ASIC讨论区› 资源分享

资源分享今日: 0|主题: 99|排名: 10

新窗全部主题最新热门热帖精华更多 \| 显示置顶		作者	回复/查看	最后发表

隐藏置顶帖上海奋芯电子---专业IC版图外包服务精华1	奋芯 2023-4-8	1625	admin 2023-8-2 10:49
版块主题
soc设计方法与实现ppt	麻薯 2023-3-24	4254	hwlyic 2023-9-26 17:01
Codec and USB3.1	麻薯 2023-7-22	072	麻薯 2023-7-22 17:04
asic_design_guide	Zhangsh 2023-7-19	080	Zhangsh 2023-7-19 14:24
RTL Coding and Optimization Guide for use with Design Compiler	Zhangsh 2023-7-19	069	Zhangsh 2023-7-19 14:23
VerilogA入门资料	tenco 2023-7-19	072	tenco 2023-7-19 09:01
湾湾交通大学数字IC设计资料	musi 2023-6-25	0100	musi 2023-6-25 20:30
集成电路静态时序分析与建模	jiamusi 2023-6-6	0121	jiamusi 2023-6-6 07:11
DC与PT一整套资料（包括实验资料与实验库）	neoz 2023-6-5	0122	neoz 2023-6-5 11:00
从电路设计的角度入门VerilogHDL视频	greatsky 2023-6-4	0144	greatsky 2023-6-4 22:16
DIGITAL TIMING MEASUREMENTS	安哥拉 2023-5-21	0153	安哥拉 2023-5-21 09:17
2008各公司ASIC笔试题	安哥拉 2023-5-21	0143	安哥拉 2023-5-21 09:11
《设计与验证VerilogHDL》书中程序	安哥拉 2023-5-21	0137	安哥拉 2023-5-21 09:08
《数字大规模集成电路》清华大学微电子所研究生课程	IC版图民工 2023-5-20	0201	IC版图民工 2023-5-20 15:34
Verilog HDL Design Examples	IC版图民工 2023-5-20	0153	IC版图民工 2023-5-20 15:33
CMOS两级运算放大器设计与HSPICE仿真	ritafun 2023-5-18	0150	ritafun 2023-5-18 20:04
Advanced.ASIC.Chip.Synthesis.Using.Synopsys.Design.Compiler	ritafun 2023-5-18	0147	ritafun 2023-5-18 20:04
4天学会——DC综合（synopsys）	jiyug 2023-5-18	0163	jiyug 2023-5-18 19:46
8位RISC CPU 内核源码(VERILOG版)	jauyl 2023-5-17	0172	jauyl 2023-5-17 20:27
天津的工业大学与Xilinx联合实验室的培训资料(中文)	jauyl 2023-5-17	0161	jauyl 2023-5-17 20:26
FPGA设计时序收敛	jauyl 2023-5-17	0162	jauyl 2023-5-17 20:26

12 3 4 5 / 5 页下一页

返回发新帖

快速发帖

|Archiver|手机版|小黑屋|EDA1024技术论坛

GMT+8, 2023-10-4 19:20 , Processed in 0.042189 second(s), 11 queries .

		自动登录	找回密码
密码			立即注册

资源分享 今日: 0|主题: 99|排名: 10

快速发帖

资源分享今日: 0|主题: 99|排名: 10