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[求助] 关于standard cell的一些问题,想请教有经验的大牛

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发表于 2023-10-24 08:20:01 | 显示全部楼层 |阅读模式
1.netlist有两种,一种是带RC的,一种是不带RC的,不带RC的netlist用于LVS,那带RC的netlsit用途是?
2.standard cell layout中存在routing grid的概念,请问,为什么会有这个定义?后端的那些工具会用到这个参数,怎么用到的?这个grid(分横向和众向)大约为多少?他们的值如何确定?是工具的限制吗?
3.verilog model用于verilog-Xl或者NC-Verilog做timing sumulation还是function simulation?如果是timing simulation,PT也做timing simulation,两者有什么区别?
4.做APR的时候,不同的工具(SOC_encounter和Astro)所吃的文件会不一样吗?CLF是针对那种tool的格式?还是说支持两种部线工具?
5.TLF用在何处?
6.lef用在何处?SOC_encounter?LEF只支持SOC_ENcounter吗?astro可以吃进去吗?lef还有什么用处?lef作用是?
7.standard cell中的edif可以导进composer看电路图吗?
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发表于 2023-12-30 21:17:43 | 显示全部楼层
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发表于 2023-12-31 13:30:40 | 显示全部楼层
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发表于 2024-1-12 16:55:54 | 显示全部楼层
1.netlist有两种,一种是带RC的,一种是不带RC的,不带RC的netlist用于LVS,那带RC的netlsit用途是?
带rc可能是给spice用的
2.standard cell layout中存在routing grid的概念,请问,为什么会有这个定义?后端的那些工具会用到这个参数,怎么用到的?这个grid(分横向和众向)大约为多少?他们的值如何确定?是工具的限制吗?
后端的pr工具会用到,这个和绕线的track有关。
3.verilog model用于verilog-Xl或者NC-Verilog做timing sumulation还是function simulation?如果是timing simulation,PT也做timing simulation,两者有什么区别?
verilog-xl是做function simulation的,pt用的是db
4.做APR的时候,不同的工具(SOC_encounter和Astro)所吃的文件会不一样吗?CLF是针对那种tool的格式?还是说支持两种部线工具?
clf支持的是astro,不支持encounter
5.TLF用在何处?
这个不知道
6.lef用在何处?SOC_encounter?LEF只支持SOC_ENcounter吗?astro可以吃进去吗?lef还有什么用处?lef作用是?
astro不能吃lef,lef还在别的工具有用,比如pt做physical aware的eco时候也会用到。
7.standard cell中的edif可以导进composer看电路图吗?
这个没看懂
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