模拟版图设计工程师的八股文

jiuwei

1. Latch-UP 闩锁效应
产生原因
寄生的一对三极管处于放大状态，并相互行程了正反馈，形成一个低阻抗通路，产生大电流从而烧毁芯片。
优化措施
增加衬底接触。
使用重掺杂衬底，降低 PSUB 寄生电阻，减小反馈环路的增益。
使用轻掺杂外延层，阻隔 PMOS 区域的寄生 PNP 流向衬底的通路。
增大 NMOS 和 PMOS 有源区间距，与其之间的隔离环，双环隔离。
使用 SOI 工艺，但是贵（大概 6 倍）。
2. ESD 静电放电
产生原因
超高压静电破坏芯片内部结构。
优化措施
PAD 到 ESD 器件的路径尽量简短。
ESD 放电路径的垂直叠孔不要错位。
整体思路是减小寄生电阻。
3. WPE 阱邻近效应
产生原因
由于 nwell 掺杂浓度不均匀引起，接近边缘的一侧浓度偏高。
90nm 开始需要注意。
优化措施
增大有源器件与隔离环的间距，一般 design rule 会给出要求，遵守即可。
4. OSE/PSE 有源区/栅 间距效应
产生原因
有源区和栅阵列的边缘位置环境不同引起的应力差异，从而引起的器件不匹配。
40nm 开始需要留意。
优化措施
匹配要求高的 MOS 阵列增加 dummy 管。
POLY 阵列边缘增加 dummy POLY。
5. ANT 天线效应
产生原因
金属连线和多晶硅在芯片生产中会收集电荷，使得电压升高，直到沟道上方薄氧化层被击穿，器件失去效。
深亚微米工艺中，天线效应容易发生如下几个位置：
时钟信号线。
Level Shift 到数字部分。
Gate 端直接连接到电源地的做法。
优化措施
向上层跳线。
添加反偏二极管。
6. 差分对的匹配方式，ABBA 和 AABB 那种更好？
大工艺下由于 MOS 尺寸较大，使用 ABBA 更好。
28nm 开始最好使用 AABB，因为 pattern shift 的影响更加严重，AABB 可以提供更好的源漏一致性。
7. EM 电迁移
产生原因
电子不断地冲击金属原子，导致金属连线发生断路或开路。
电迁移本质上是一种老化，芯片随着时间，寿命减短直到失效。
优化措施
参考文档计算电流密度，选择合理的走线宽度，一般保守选择两倍的宽度来走线。
加宽金属的同时需要考虑趋肤效应的影响。
8. 金属密度对芯片生产的影响
铝互连工艺 Al
先沉积金属，再将不需要的部分蚀刻掉，因此：

金属密度过高的地方，容易产生残留。
金属密度过低的地方，容易过蚀刻。
铜互连工艺 Cu
铜工艺又称为大马士革工艺，先做绝缘层，蚀刻掉需要沉积铜的部分，再将铜填入磨平，因此：

金属密度过高的地方，金属容易过薄。
金属密度过低的地方，金属容易过厚。
9. lvt 和 hvt 是什么？优缺点？
lvt 低阈值电压，速度快，漏电大。
hvt 高阈值电压，速度较慢，漏电小。
10. 工艺制造工序顺序
阱Well(Deep) - 有源区Active - 栅氧SiO2 - 多晶硅Poly - 掺杂注入Doping(P, N, VT, ...) - 硅化物Salicide - 通孔Contact - 金属层Metal - 金属连接孔Via - ...

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